Dalam rangkaian digital teori, logika sekuensial adalah jenis sirkuit logika yang outputnya tidak hanya tergantung pada nilai sekarang dari input sinyal tetapi pada sejarah masa lalu inputnya. Hal ini berbeda dengan logika kombinasional , yang output adalah fungsi dari hanya input ini. Artinya, logika sekuensial memiliki negara (memori) sedangkan logika kombinasional tidak. Atau, dengan kata lain, logika sekuensial adalah logika combinational dengan memori.
Logika sekuensial digunakan untuk membangun mesin yang terbatas negara , sebuah blok bangunan dasar dalam semua sirkuit digital, serta sirkuit memori dan perangkat lainnya. Hampir semua sirkuit dalam perangkat digital yang praktis adalah campuran logika kombinasional dan sekuensial.
Digital sekuensial sirkuit logika dibagi menjadi sinkro n dan asynchronous jenis. Dalam rangkaian sekuensial sinkron, keadaan perangkat hanya perubahan pada waktu diskrit dalam menanggapi sinyal clock . Dalam rangkaian asynchronous keadaan perangkat dapat berubah sewaktu-waktu dalam menanggapi masukan berubah.
Logika sekuensial sinkron
Hampir semua logika sekuensial saat clock atau logika sinkron. Dalam rangkaian sinkron, sebuah osilator elektronik yang disebut jam (atau generator jam ) menghasilkan urutan pulsa berulang yang disebut sinyal clock yang dibagikan kepada semua elemen memori di sirkuit. Elemen memori dasar dalam logika sekuensial adalah flip-flop . Output dari masing-masing flip-flop hanya berubah ketika dipicu oleh pulsa clock, sehingga perubahan pada sinyal logika seluruh rangkaian semua dimulai pada saat yang sama, secara berkala, disinkronkan dengan jam.Output dari semua elemen penyimpanan (sandal jepit) pada sirkuit pada waktu tertentu, data biner yang dikandungnya, disebut negara dari sirkuit. Keadaan sirkuit sinkron hanya berubah pada jam pulsa. Pada setiap siklus, negara berikutnya ditentukan oleh keadaan saat ini dan nilai dari sinyal input ketika pulsa clock terjadi.
Keuntungan utama dari logika sinkron adalah kesederhanaannya. The gerbang logika yang melakukan operasi pada data memerlukan jumlah waktu yang terbatas untuk merespon perubahan masukan mereka. Ini disebut delay propagasi . Interval antara jam pulsa harus cukup lama sehingga semua gerbang logika punya waktu untuk menanggapi perubahan dan output mereka "menetap" dengan nilai-nilai logika yang stabil, sebelum pulsa clock berikutnya terjadi. Selama kondisi ini terpenuhi (mengabaikan tertentu rincian lainnya) sirkuit dijamin akan stabil dan dapat diandalkan. Ini menentukan kecepatan operasi maksimum dari rangkaian sinkron.
Logika sinkron memiliki dua kelemahan utama:
- Clock rate maksimum yang mungkin ditentukan oleh jalur logika paling lambat di sirkuit, atau dikenal sebagai jalur kritis. Setiap perhitungan logis, dari yang paling sederhana sampai yang paling kompleks, harus menyelesaikan dalam satu siklus clock. Jadi logika jalan yang menyelesaikan perhitungan mereka dengan cepat yang menganggur banyak waktu, menunggu pulsa clock berikutnya. Oleh karena itu logika sinkron dapat lebih lambat daripada logika asynchronous. Salah satu cara untuk mempercepat sirkuit sinkron adalah untuk membagi operasi kompleks menjadi beberapa operasi sederhana yang dapat dilakukan dalam siklus jam berturut-turut, teknik yang dikenal sebagai pipelining . Teknik ini banyak digunakan dalam mikroprosesor desain, dan membantu untuk meningkatkan kinerja prosesor modern.
- Sinyal clock harus didistribusikan ke setiap flip-flop dalam rangkaian. Seperti jam biasanya sinyal frekuensi tinggi, distribusi ini mengkonsumsi jumlah yang relatif besar kekuasaan dan menghilang banyak panas. Bahkan sandal jepit yang melakukan apa-apa mengkonsumsi sejumlah kecil daya, sehingga menghasilkan limbah panas dalam chip. Dalam perangkat portabel yang memiliki keterbatasan daya baterai, sinyal clock berjalan bahkan bila perangkat tidak digunakan, daya konsumsi.
Logika sekuensial Asynchronous
Asynchronous logika sekuensial tidak disinkronkan dengan sinyal clock; output dari rangkaian perubahan langsung dalam menanggapi perubahan input. Keuntungan logika asynchronous adalah bahwa hal itu dapat lebih cepat daripada logika sinkron, karena sirkuit tidak harus menunggu sinyal clock untuk input proses. Kecepatan perangkat berpotensi hanya dibatasi oleh penundaan propagasi dari gerbang logika yang digunakan.Namun, logika asynchronous lebih sulit untuk merancang dan tunduk pada masalah tidak ditemui dalam desain sinkron. Masalah utama adalah bahwa unsur-unsur memori digital sensitif terhadap agar sinyal masukan mereka tiba; jika dua sinyal tiba di gerbang logika pada waktu yang hampir bersamaan, yang menyatakan sirkuit masuk ke dapat bergantung pada mana sinyal sampai ke pintu gerbang pertama. Oleh karena itu rangkaian bisa masuk ke negara yang salah, tergantung pada perbedaan-perbedaan kecil dalam penundaan propagasi dari gerbang logika. Ini disebut race condition . Masalah ini tidak separah di sirkuit sinkron karena output dari elemen memori hanya berubah pada setiap pulsa clock. Interval antara sinyal clock ini dirancang untuk menjadi cukup lama untuk memungkinkan output dari elemen memori untuk "menyelesaikan" sehingga mereka tidak berubah ketika jam berikutnya datang. Oleh karena itu masalah hanya waktu adalah karena "input asynchronous"; input ke sirkuit dari sistem lain yang tidak disinkronkan dengan sinyal clock.
Asynchronous sirkuit sekuensial biasanya digunakan hanya dalam bagian-bagian penting beberapa sistem dinyatakan sinkron di mana kecepatan adalah pada premium, seperti bagian dari mikroprosesor dan pemrosesan sinyal digital sirkuit.
Desain logika asynchronous menggunakan model matematika yang berbeda dan teknik dari logika sinkron, dan merupakan bidang penelitian aktif.
sumber:
Tidak ada komentar:
Posting Komentar