Control Memory

Memori controller adalah sirkuit digital yang mengelola aliran data pergi ke dan dari komputer memori utama . Hal ini dapat chip atau diintegrasikan ke dalam chip lain, seperti pada terpisah dari sebuah mikroprosesor . Hal ini juga disebut controller chip memori.   

Sejarah

Komputer menggunakan Intel mikroprosesor secara tradisional memiliki memory controller diimplementasikan pada motherboard mereka northbridge , tapi banyak modern mikroprosesor , seperti Desember / Compaq 's Alpha 21364 , AMD 's Athlon 64 dan Opteron prosesor, IBM 's POWER5 , Sun Microsystems 's UltraSPARC T1 , dan baru-baru Intel 's Core i7 dan Core i5 CPU memiliki memory controller terintegrasi (IMC) dari mikroprosesor untuk mengurangi latency memori .

Sementara memory controller terintegrasi memiliki potensi untuk meningkatkan kinerja sistem, mengunci mikroprosesor untuk jenis tertentu (atau jenis) dari memori, memaksa desain ulang dalam rangka untuk mendukung teknologi memori baru. Ketika DDR2 SDRAM diperkenalkan, AMD merilis Athlon 64 CPU baru. Model-model baru, dengan controller DDR2, menggunakan soket fisik yang berbeda (dikenal sebagai Socket AM2 ), sehingga mereka hanya akan cocok di motherboard dirancang untuk jenis baru dari RAM. Ketika kontroler memori tidak on-mati, CPU yang sama dapat diinstal pada motherboard baru, dengan diperbarui northbridge .

Integrasi memory controller ke mati mikroprosesor bukanlah konsep baru. Beberapa mikroprosesor di 1990-an, seperti Desember Alpha 21066 dan HP PA-7300LC kontroler memori, telah terintegrasi; Namun, bukan untuk keuntungan kinerja, ini dilaksanakan untuk mengurangi biaya sistem dengan menghilangkan kebutuhan untuk kontroler memori eksternal.

Beberapa CPU yang dirancang untuk memiliki kontroler memori mereka sebagai komponen eksternal yang didedikasikan yang bukan merupakan bagian dari chipset. Contohnya adalah IBM POWER8 , yang menggunakan eksternal Centaur chip yang dipasang pada DIMM modul dan bertindak sebagai buffer memori, L4 Cache chip, dan sebagai pengendali memori yang sebenarnya. Chip Centaur saat ini menggunakan memori DDR3 tetapi versi masa depan dapat menggunakan DDR4 atau beberapa teknologi memori lain tanpa perlu menukar POWER8 chip itu sendiri.

Tujuan

Kontroler memori berisi logika yang diperlukan untuk membaca dan menulis ke DRAM , dan "menyegarkan" DRAM . Tanpa refresh konstan, DRAM akan kehilangan data tertulis untuk itu sebagai kapasitor bocor mereka biaya dalam sepersekian detik (tidak kurang dari 64 milidetik sesuai dengan JEDEC standar).

Membaca dan menulis ke DRAM dilakukan dengan memilih alamat data baris dan kolom dari DRAM sebagai masukan kepada multiplexer sirkuit, di mana demultiplexer pada DRAM menggunakan input dikonversi untuk memilih lokasi memori yang benar dan mengembalikan data, yang kemudian melewati kembali multiplexer untuk mengkonsolidasikan data untuk mengurangi lebar bus yang diperlukan untuk operasi.

Lebar Bus adalah jumlah garis paralel yang tersedia untuk berkomunikasi dengan sel memori. Memory controller 'lebar bus berkisar dari 8-bit dalam sistem sebelumnya, untuk 512-bit dalam sistem lebih rumit dan kartu video (biasanya diimplementasikan sebagai empat 64-bit kontroler memori simultan beroperasi secara paralel, meskipun beberapa dirancang untuk beroperasi dalam mode "geng "di mana dua kontroler memori 64-bit dapat digunakan untuk mengakses 128-bit perangkat memori).

Beberapa kontroler memori, seperti yang terintegrasi ke PowerQUICC II prosesor, dapat dihubungkan ke berbagai jenis perangkat pada saat yang sama, termasuk SDRAM , SRAM , ROM , dan memori-dipetakan I / O ; setiap jenis perangkat ini memerlukan sedikit berbeda kontrol bus , sedangkan memory controller menyajikan umum sistem bus / bus front-side ke prosesor. Beberapa kontroler memori, seperti yang terintegrasi ke PowerQUICC II prosesor, termasuk deteksi dan koreksi kesalahan hardware.

Beberapa kontroler memori eksperimental mengandung tingkat kedua terjemahan alamat, selain tingkat pertama terjemahan alamat yang dilakukan oleh unit manajemen memori .

Kontroler memori terintegrasi ke tertentu Intel Core prosesor tambahan menyediakan fitur memori berebut yang mengubah data pengguna ditulis ke memori ke pseudo-acak pola. Dengan demikian, memori berebut mencegah forensik dan reverse-engineering analisis berdasarkan DRAM Data remanen , berdasarkan efektif rendering berbagai jenis serangan dingin boot tidak efektif.

Varian

Memori ganda data rate

Dua data rate (DDR) kontroler memori yang digunakan untuk menggerakkan DDR SDRAM , di mana data ditransfer pada kedua naik dan turun tepi jam memori sistem. Kontroler memori DDR secara signifikan lebih rumit jika dibandingkan dengan pengendali data rate tunggal, tetapi mereka memungkinkan untuk dua kali data yang akan ditransfer tanpa meningkatkan lebar clock rate atau bus sel memori ini.

Dual-channel memory

Dual Channel controller memori kontroler memori di mana perangkat DRAM dipisahkan ke dua bus yang berbeda untuk memungkinkan dua kontroler memori untuk mengaksesnya secara paralel. Ini menggandakan jumlah teoritis bandwidth dari bus. Secara teori, lebih banyak saluran dapat dibangun (saluran untuk setiap sel DRAM akan menjadi solusi ideal), namun karena jumlah kawat, garis kapasitansi , dan kebutuhan untuk jalur akses paralel untuk memiliki panjang yang sama, lebih banyak saluran sangat sulit untuk menambahkan .

Sepenuhnya buffered memory

Sistem memori buffer penuh menempatkan perangkat buffer memori pada setiap modul memori (disebut FB-DIMM ketika RAM Fully Buffered digunakan), yang tidak seperti perangkat kontroler memori tradisional, menggunakan data link serial ke memory controller bukan link paralel yang digunakan dalam desain RAM sebelumnya. Hal ini mengurangi jumlah kabel yang diperlukan untuk menempatkan perangkat memori pada motherboard (memungkinkan untuk sejumlah kecil lapisan yang akan digunakan, yang berarti perangkat memori lebih dapat ditempatkan pada papan tunggal), dengan mengorbankan meningkatkan latency (waktu diperlukan untuk mengakses lokasi memori). Kenaikan ini disebabkan oleh waktu yang dibutuhkan untuk mengubah informasi paralel membaca dari sel DRAM ke format seri yang digunakan oleh controller FB-DIMM, dan kembali ke bentuk paralel dalam memory controller pada motherboard.

Secara teori, perangkat buffer memori FB-DIMM yang dapat dibangun untuk mengakses sel DRAM, memungkinkan untuk desain kontroler memori agnostik sel memori, tetapi hal ini belum terbukti, karena teknologi ini dalam masa pertumbuhan.

Flash memory controller

Banyak memori flash perangkat, seperti USB memory stick, termasuk kontroler memori flash pada chip. Ini pada dasarnya adalah sama sebagai pengontrol RAM, kecuali bahwa memori flash tidak perlu terus-menerus disegarkan dan mempertahankan negara memori jika daya dihilangkan. Flash memori secara inheren lebih lambat untuk mengakses dari RAM dan sering menjadi tidak dapat digunakan setelah beberapa juta siklus tulis, yang umumnya membuatnya tidak cocok untuk aplikasi RAM. 

Sumber